Implant-Free Quantum Well FETs: Experimental Investigation

  • Geert Hellings
  • Kristin De Meyer
Part of the Springer Series in Advanced Microelectronics book series (MICROELECTR., volume 42)


Chapter 6 complements the design considerations of Implant-Free Quantum Well FETs presented in Chap.  5. Such transistors are fabricated and electrically characterized.


SiGe Layer Channel Mobility Tuning Capability Shallow Trench Isolation Body Factor 
These keywords were added by machine and not by the authors. This process is experimental and the keywords may be updated as the learning algorithm improves.


  1. 1.
    T. Ando, M.M. Frank, K. Choi, C. Choi, J. Bruley, M. Hopstaken, M. Copel, E. Cartier, A. Kerber, A. Callegari, D. Lacey, S. Brown, Q. Yang, V. Narayanan, Understanding mobility mechanisms in extremely scaled HfO2 (EOT 0.42 nm) using remote interfacial layer scavenging technique and Vt-tuning dipoles with gate-first process, in IEEE International Electron Devices Meeting (2009), pp. 1–4 Google Scholar
  2. 2.
    F. Andrieu, O. Weber, J. Mazurier, O. Thomas, J.-P. Noel, C. Fenouillet-Beandranger, J.-P. Mazellier, P. Perreau, T. Poiroux, Y. Morand, T. Morel, S. Allegret, V. Loup, S. Barnola, F. Martin, J.-F. Damlencourt, I. Servin, M. Casse and, X. Garros, O. Rozeau, M.-A. Jaud, G. Cibrario, J. Cluzel, A. Toffoli, F. Allain, R. Kies, D. Lafond, V. Delaye, C. Tabone, L. Tosti, L. Breandvard, P. Gaud, V. Paruchuri, K.K. Bourdelle, W. Schwarzenbach, O. Bonnin, B.-Y. Nguyen, B. Doris, F. Bœanduf, T. Skotnicki, O. Faynot, Low leakage and low variability Ultra-Thin Body and Buried Oxide (UT2B) SOI technology for 20nm low power CMOS and beyond, in Symposium on VLSI Technology (2010), pp. 57–58 Google Scholar
  3. 4.
    A. Asenov, K. Samsudin, Variability in nanoscale UTB SOI devices and its impact on circuits and systems, in Nanoscaled Semiconductor-On-Insulator Structures and Devices, vol. 17 (2007), pp. 259–302 CrossRefGoogle Scholar
  4. 6.
    E. Baravelli, M. Jurczak, N. Speciale, K. De Meyer, A. Dixit, Impact of LER and random dopant fluctuations on FinFET matching performance. IEEE Trans. Nanotechnol. 7(3), 291–298 (2008) ADSCrossRefGoogle Scholar
  5. 8.
    B. Benbakhti, J.S. Ayubi-Moak, K. Kalna, D. Lin, G. Hellings, G. Brammertz, K. De Meyer, I. Thayne, A. Asenov, Impact of interface state trap density on the performance characteristics of different III-V MOSFET architectures. Microelectron. Reliab. 50(3), 360–364 (2010) CrossRefGoogle Scholar
  6. 9.
    B. Benbakhti, K. Kalna, K. Chan, A. Asenov, G. Hellings, G. Eneman, K. De Meyer, M. Meuris, Design and analysis of a new In0.53Ga0.47As implant-free quantum-well device structure, in European MRS Meeting. Symposium H (2010) Google Scholar
  7. 10.
    B. Benbakhti, E. Towie, K. Kalna, G. Hellings, G. Eneman, K. De Meyer, M. Meuris, A. Asenov, Monte Carlo analysis of In0.53Ga0.47As implant-free quantum-well device performance, in Silicon Nanoelectronics Workshop Proc. (2010), pp. 17–18 Google Scholar
  8. 11.
    B. Benbakhti, K. Chan, E. Towie, K. Kalna, C. Riddet, X. Wang, G. Eneman, G. Hellings, K. De Meyer, M. Meuris, A. Asenov, Numerical analysis of the new implant-free quantum-well CMOS—DualLogic approach. Solid-State Electron. 63(1), 14–18 (2011) CrossRefGoogle Scholar
  9. 12.
    B. Benbakhti, K. Kalna, K. Chan, E. Towie, G. Hellings, G. Eneman, K. De Meyer, M. Meuris, A. Asenov, Design and analysis of the In0.53Ga0.47As implant-free quantum-well device structure. Microelectron. Eng. 88(4), 358–361 (2011) CrossRefGoogle Scholar
  10. 13.
    B. Benbakhti, A. Martinez, K. Kalna, G. Hellings, G. Eneman, K. De Meyer, M. Meuris, Simulation study of performance for a 20nm gate length In0.53Ga0.47As implant free quantum well MOSFET. IEEE Trans. Nanotechnol. 11, 808–817 (2012) ADSCrossRefGoogle Scholar
  11. 19.
    R. Chau, S. Datta, M. Doczy, B. Doyle, B. Jin, J. Kavalieros, A. Majumdar, M. Metz, M. Radosavljevic, Benchmarking nanotechnology for high-performance and low-power logic transistor applications. IEEE Electron Device Lett. 4(2), 153–158 (2005) Google Scholar
  12. 21.
    K. Cheng, A. Khakifirooz, P. Kulkarni, S. Kanakasabapathy, S. Schmitz, A. Reznicek, T. Adam, Y. Zhu, J. Li, J. Faltermeier, T. Furukawa, L.F. Edge, B. Haran, S.-C. Seo, P. Jamison, J. Holt, X. Li, R. Loesing, Z. Zhu, R. Johnson, A. Upham, T. Levin, M. Smalley, J. Herman, M. Di, J. Wang, D. Sadana, P. Kozlowski, H. Bu, B. Doris, J. O’Neill, Fully depleted extremely thin SOI technology fabricated by a novel integration scheme featuring implant-free, zero-silicon-loss, and faceted raised source/drain, in Symposium on VLSI Technology (2009), pp. 212–213 Google Scholar
  13. 40.
    G. Eneman, G. Hellings, J. Mitard, L. Witters, S. Yamaguchi, M. Garcia Bardon, P. Christie, C. Ortolland, A. Hikavyy, P. Favia, M. Bargallo Gonzalez, E. Simoen, F. Crupi, M. Kobayashi, J. Franco, S. Takeoka, R. Krom, H. Bender, R. Loo, C. Claeys, K. De Meyer, T. Hoffmann, Si1−xGex-channel PFETs: scalability, layout considerations and compatibility with other stress techniques, in Dielectrics in Nanosystems and Graphene, Ge/III-V, Nanowires and Emerging Materials for Post-CMOS Applications, vol. 3 (2011), pp. 493–503 Google Scholar
  14. 41.
    P. Eyben, M. Xu, N. Duhayon, T. Clarysse, S. Callewaert, W. Vandervorst, Scanning spreading resistance microscopy and spectroscopy for routine and quantitative two-dimensional carrier profiling. J. Vac. Sci. Technol., B 20(1), 471–478 (2002) CrossRefGoogle Scholar
  15. 42.
    P. Favia, M. Bargallo Gonzales, E. Simoen, P. Verheyen, D. Klenov, H. Bender, Nanobeam diffraction: technique evaluation and strain measurement on complementary metal oxide semiconductor devices. J. Electrochem. Soc. 158(4), H438–H446 (2011) CrossRefGoogle Scholar
  16. 43.
    O. Faynot, F. Andrieu, O. Weber, C. Fenouillet-Beandranger, P. Perreau, J. Mazurier, T. Benoist, O. Rozeau, T. Poiroux, M. Vinet, L. Grenouillet, J.-P. Noel, N. Posseme, S. Barnola, F. Martin, C. Lapeyre, M. Casse and, X. Garros, M.-A. Jaud, O. Thomas, G. Cibrario, L. Tosti, L. Brevard, C. Tabone, P. Gaud, S. Barraud, T. Ernst, S. Deleonibus, Planar fully depleted soi technology: a powerful architecture for the 20nm node and beyond, in International Electron Devices Meeting (2010) Google Scholar
  17. 45.
    D. Fleury, A. Cros, K. Romanjek, D. Roy, F. Perrier, B. Dumont, H. Brut, G. Ghibaudo, Automatic extraction methodology for accurate measurements of effective channel length on 65-nm MOSFET technology and below. IEEE Trans. Semicond. Manuf. 21(4), 504–512 (2008) CrossRefGoogle Scholar
  18. 48.
    T. Ghani, M. Armstrong, C. Auth, M. Bost, P. Charvat, G. Glass, T. Hoffmann, K. Johnson, C. Kenyon, J. Klaus, B. McIntyre, K. Mistry, A. Murthy, J. Sandford, M. Silberstein, S. Sivakumar, P. Smith, K. Zawadzki, S. Thompson, M. Bohr, A 90nm high volume manufacturing logic technology featuring novel 45nm gate length strained silicon CMOS transistors, in IEEE International Electron Devices Meeting (2003), pp. 11.6.1–11.6.3 Google Scholar
  19. 52.
    G. Hellings, G. Eneman, B. De Jaeger, J. Mitard, K. De Meyer, M. Meuris, M. Heyns, Scalability of quantum well device for digital logic applications, in Silicon Nanoelectronincs Workshop Proc. (2009), pp. 33–34 Google Scholar
  20. 55.
    G. Hellings, L. Witters, R. Krom, J. Mitard, A. Hikavyy, R. Loo, A. Schulze, G. Eneman, C. Kerner, J. Franco, T. Chiarella, S. Takeoka, J. Tseng, W. Wang, W. Vandervorst, P. Absil, S. Biesemans, M. Heyns, K. De Meyer, M. Meuris, T. Hoffmann, Implant-free SiGe quantum well pFET: a novel, highly scalable and low thermal budget device, featuring raised source/drain and high-mobility channel, in IEEE International Electron Devices Meeting (IEDM) (2010), pp. 241–244 Google Scholar
  21. 56.
    G. Hellings, G. Eneman, J. Mitard, K. Martens, W.-E. Wang, T. Hoffmann, M. Meuris, K. De Meyer, A fast and accurate method to study the impact of interface traps on germanium MOS performance. IEEE Trans. Electron Devices 58(4), 938–944 (2011) ADSCrossRefGoogle Scholar
  22. 57.
    G. Hellings, G. Eneman, J. Mitard, L. Witters, S. Yamaguchi, A. Hikavyy, P. Favia, K. De Meyer, High-performance SiGe implant-freequantum well pFET technology with raised and embedded source/drain stressors. IEEE Electron Device Lett. (2011). Submitted Google Scholar
  23. 58.
    G. Hellings, A. Hikavyy, J. Mitard, L. Witters, B. Benbakhti, A. Alian, N. Waldron, H. Bender, G. Eneman, R. Krom, R. Loo, M. Heyns, M. Meuris, T. Hoffmann, K. De Meyer, The implant-free quantum well field-effect-transistor: harnessing the power of heterostructures, in 7th International Conference on Si Epitaxy and Heterostructures (ICSI-7) (2011) Google Scholar
  24. 59.
    G. Hellings, A. Hikavyy, J. Mitard, L. Witters, B. Benbakhti, A. Alian, N. Waldron, H. Bender, G. Eneman, R. Krom, R. Loo, M. Heyns, M. Meuris, T. Hoffmann, K. De Meyer, The implant-free quantum well field-effect-transistor: harnessing the power of heterostructures. Thin Solid Films 520(8), 3326–3331 (2011) ADSCrossRefGoogle Scholar
  25. 60.
    G. Hellings, J. Mitard, R. Krom, L. Witters, G. Eneman, A. Hikavyy, R. Loo, H. Bender, T. Hoffmann, K. De Meyer, Scalability and threshold voltage dependency for the implant-free SiGe quantum well pFET with raised source/drain, in Silicon Nanoelectronics Workshop (2011), pp. 5–6 Google Scholar
  26. 62.
    G. Hellings, G. Eneman, M. Meuris, Scalable quantum well device and method for manufacturing the same. US Patent no. 7915608 Google Scholar
  27. 63.
    G. Hellings, G. Eneman, M. Meuris, Scalable quantum well device and method for manufacturing the same. European Patent Office Application no. EP2120266 Google Scholar
  28. 64.
    M. Heyns, A. Alian, G. Brammertz, M. Caymax, Y. Chang, L. Chu, B. De Jaeger, G. Eneman, F. Gencarelli, G. Groeseneken, G. Hellings, A. Hikavyy, T. Hoffmann, M. Houssa, C. Huyghebaert, D. Leonelli, D. Lin, R. Loo, W. Magnus, C. Merckling, M. Meuris, J. Mitard, L. Nyns, T. Orzali, R. Rooyackers, S. Sioncke, B. Soree, X. Sun, A. Vandooren, A. Verhulst, B. Vincent, N. Waldron, G. Wang, W. Wang, L. Witters, Advancing CMOS beyond the Si roadmap with Ge and III/V devices, in IEEE International Electron Devices Meeting (IEDM) (2011), pp. 299–302 Google Scholar
  29. 66.
    A. Hikavyy, R. Loo, L. Witters, S. Takeoka, J. Geypen, B. Brijs, C. Merckling, M. Caymax, J. Dekoster, SiGe SEG growth for buried channels p-MOS devices. ECS Trans. 25(7), 201–210 (2009) CrossRefGoogle Scholar
  30. 74.
    International Technology Roadmap for Semiconductors (ITRS). 2009 edition. Online:
  31. 82.
    R. Krom, G. Hellings, J. Mitard, L. Witters, A. Hikavyy, G. Eneman, N. Waldron, M. Heyns, T. Hoffmann, K. De Meyer, On the importance of source/drain series resistance in implant-free SiGe quantum well FETs, in Silicon Nanoelectronics Workshop (2011), pp. 7–8 Google Scholar
  32. 83.
    K. Kuhn, C. Kenyon, A. Kornfeld, M. Liu, A. Maheshwari, W. Shih, S. Sivakumar, G. Taylor, P. Van Der Voorn, K. Zawadzki, Managing process variation in Intel’s 45nm CMOS technology. Intel Technol. J. 12(2), 93–110 (2008) Google Scholar
  33. 93.
    R. Loo, M. Caymax, I. Peytier, S. Decoutere, N. Collaert, P. Verheyen, W. Vandervorst, K. De Meyer, Successful selective epitaxial Si1−xGex deposition process for HBT-BiCMOS and high mobility heterojunction pMOS applications. J. Electrochem. Soc. 150(10), G638–G647 (2003) CrossRefGoogle Scholar
  34. 100.
    J. Mitard, C. Shea, B. De Jaeger, A. Pristera, G. Wang, M. Houssa, G. Eneman, G. Hellings, W.E. Wang, J.C. Lin, F.E. Leys, R. Loo, G. Winderickx, E. Vrancken, A. Stesmans, K. De Meyer, M. Caymax, L. Pantisano, M. Meuris, M. Heyns, Impact of EOT scaling down to 0.85nm on 70nm GE-pFETs technology with STI, in Symposium on VLSI Technology (2009), pp. 82–83 Google Scholar
  35. 101.
    J. Mitard, L. Witters, G. Hellings, R. Krom, J. Franco, G. Eneman, A. Hikavyy, B. Vincent, R. Loo, P. Favia, H. Dekkers, E. Altamirano Sanchez, A. Vanderheyden, D. Vanhaeren, P. Eyben, S. Takeoka, S. Yamaguchi, M. Dal Van, W. Wang, S. Hong, W. Vandervorst, K. De Meyer, S. Biesemans, P. Absil, N. Horiguchi, T. Hoffmann, 1mA/μm-ION strained SiGe45-IFQW pFETs with raised and embedded S/D, in Symposium on VLSI Technology (2011), pp. 134–135 Google Scholar
  36. 104.
    M.H. Na, E.J. Nowak, W. Haensch, J. Cai, The effective drive current in CMOS inverters, in International Electron Devices Meeting (2002), pp. 121–124 CrossRefGoogle Scholar
  37. 111.
    M.J.M. Pelgrom, H.P. Tuinhout, M. Vertregt, Transistor matching in analog CMOS applications, in IEEE International Electron Devices Meeting (1998), pp. 915–918 Google Scholar
  38. 115.
    R. Pillarisetty, B. Chu-Kung, S. Corcoran, G. Dewey, J. Kavalieros, H. Kennel, R. Kotlyar, V. Le, D. Lionberger, M. Metz, N. Mukherjee, J. Nah, W. Rachmady, M. Radosavljevic, U. Shah, S. Taft, H. Then, N. Zelick, R. Chau, High mobility strained germanium quantum well field effect transistor as the p-channel device option for low power (Vcc = 0.5 V) III–V CMOS architecture, in International Electron Devices Meeting (2010) Google Scholar
  39. 118.
    M. Radosavljevic, T. Ashley, A. Andreev, S.D. Coomber, G. Dewey, M.T. Emeny, M. Fearn, D.G. Hayes, K.P. Hilton, M.K. Hudait, R. Jefferies, T. Martin, R. Pillarisetty, W. Rachmady, T. Rakshit, S.J. Smith, M.J. Uren, D.J. Wallis, P.J. Wilding, R. Chau, High-performance 40nm gate length InSb p-channel compressively strained quantum well field effect transistors for low-power (VCC=0.5 V) logic applications, in International Electron Devices Meeting (2008), pp. 1–4 Google Scholar
  40. 119.
    L.-A. Ragnarsson, Z. Li, J. Tseng, T. Schram, E. Rohr, M.J. Cho, T. Kauerauf, T. Conard, Y. Okuno, B. Parvais, P. Absil, S. Biesemans, T.Y. Hoffmann, Ultra low-EOT (5 A) gate-first and gate-last high performance CMOS achieved by gate-electrode optimization, in International Electron Devices Meeting (2009), pp. 1–4 Google Scholar
  41. 128.
    Sentaurus sprocess, ver. D-2010.03. Available from Synopsys inc. (2010) Google Scholar
  42. 133.
    C.S. Smith, Piezoresistance effect in germanium and silicon. Phys. Rev. 94, 42–49 (1954) ADSCrossRefGoogle Scholar
  43. 153.
    P. Van Der Voorn, M. Agostinelli, S. Choi, G. Curello, H. Deshpande, M.A. El-Tanani, W. Hafez, U. Jalan, L. Janbay, M. Kang, K. Koh, K. Komeyli, H. Lakdawala, J. Lin, N. Lindert, S. Mudanai, J. Park, K. Phoa, A. Rahman, J. Rizk, L. Rockford, G. Sacks, K. Soumyanath, H. Tashiro, S. Taylor, C. Tsai, H. Xu, J. Xu, L. Yang, I. Young, J. Yeh, J. Yip, P. Bai, C. Jan, A 32nm low power RF CMOS SOC technology featuring high-k/metal gate, in Symposium on VLSI Technology (2010), pp. 137–138 Google Scholar
  44. 156.
    L. Witters, S. Takeoka, S. Yamaguchi, A. Hikavyy, D. Shamiryan, M. Cho, T. Chiarella, L.-A. Ragnarsson, R. Loo, C. Kerner, Y. Crabbe, J. Franco, J. Tseng, W.E. Wang, E. Rohr, T. Schram, O. Richard, H. Bender, S. Biesemans, P. Absil, T. Hoffmann, 8 A Tinv gate-first dual channel technology achieving low-Vt high performance CMOS, in Symposium on VLSI Technology (2010), pp. 181–182 Google Scholar
  45. 158.
    G. Xia, O.O. Olubuyide, J.L. Hoyt, M. Canonico, Strain dependence of Si–Ge interdiffusion in epitaxial Si/Si1−yGey/Si heterostructures on relaxed Si1−xGex substrates. Appl. Phys. Lett. 88(1), 013507 (2006) ADSCrossRefGoogle Scholar
  46. 159.
    S. Yamaguchi, L. Witters, J. Mitard, G. Eneman, G. Hellings, M. Fukuda, A. Hikavyy, R. Loo, A. Veloso, Y. Crabbe, E. Rohr, P. Favia, H. Bender, S. Takeoka, G. Vellianitis, W. Wang, L. Ragnarsson, K. De Meyer, A. Steegen, N. Horiguchi, High performance Si. 45Ge.55 implant free quantum well FET featuring low temperature process, eSiGe stressor and transversal strain relaxation, in IEEE International Electron Devices Meeting—IEDM (2011), pp. 829–832 Google Scholar

Copyright information

© Springer Science+Business Media Dordrecht 2013

Authors and Affiliations

  • Geert Hellings
    • 1
  • Kristin De Meyer
    • 1
  1. 1.CMOS Technology DepartmentIMECLeuvenBelgium

Personalised recommendations