Schlußbemerkungen und Ausblick

Zusammenfassung

In der vorliegenden Arbeit wurde die Komplexität von systolischen Hardware-Algorithmen für Präfixberechnungen und von systolischen Addierern untersucht. Im ersten Teil haben wir, aufbauend auf dem Modell des VLSI-Algorithmus von Schmeck [Sch89], ein allgemeines Modell für synchrone Hardware-Algorithmen eingeführt. Hierbei hat die automatentheoretische Komponente eine besondere Betonung erhalten, so daß man das vorgestellte Modell als Brücke zwischen den VLSI-Algorithmen und den klassischen zellularen Automaten ansehen kann. Die gewählte Modellierung entspricht der in der Einleitung zitierten Forderung von Kung [Kun82] nach einer präzisen Beschreibung von Hardware-Algorithmen, erlaubt die detaillierte Darstellung der Arbeitsweise und ermöglicht formal exakte Korrektheitsbeweise. Das Modell der synchronen Hardware-Algorithmen hat offensichtlich eine über den Rahmen dieser Arbeit hinausgehende Bedeutung für den Bereich der VLSI-Theorie. Dieses gilt ebenso für das im ersten Teil entwickelte Klassifikationsschema für Hardware-Algorithmen, mit dem ein breiter Bereich von Verfahren abgedeckt wird. Wir haben hier insbesondere auch die zu erwartenden Weiterentwicklungen im Bereich der Fertigungstechnologien berücksichtigt.