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Parallele Netzwerkarchitekturen

  • Thomas Burch
Chapter
Part of the TEUBNER TEXTE zur Informatik book series (TTZI, volume 28)

Zusammenfassung

In diesem Kapitel zeigen wir, wie die Spezifikationsebene des graphischen Editors zur Beschreibung paralleler Algorithmen eingesetzt werden kann. Die Eingabe gliedert sich dabei in zwei unabhängige Stufen. Im ersten Schritt wird die Topologie eines Kommunikationsschemas zwischen Modulen parametrisiert beschrieben. Die Module werden in dieser Phase zunächst als “Black Boxes” betrachtet. Festgelegt wird nur ihre äußere Schnittstelle, da diese zur Konstruktion des Kommunikationsschemas bekannt sein muß. Im zweiten Schritt erfolgt dann die algorithmische Realisierung der Module, so daß das gesamte Netzwerk zur Berechnung eines parallelen Algorithmus konfiguriert wird. Bei der Umsetzung der Beschreibung in ein Schaltungslayout entstehen im allgemeinen Strukturen, die zu komplex sind, um auf einem einzelnen Chip untergebracht zu werden. In solchen Fällen muß der Entwerfer die Eingabe in geeigneter Weise partitionieren, wie dies auch beim Entwurf des 1024-Bit Multiplizierers aus Abschnitt 4.6.2 durchgeführt wurde. Von besonderem Interesse sind Untersuchungen bezüglich des logischen und zeitlichen Verhaltens des Netzwerkes. Diese lassen sich auf Grundlage eines geeigneten Verhaltensmodells für ausgewählte Parameterbelegungen durchführen, falls entsprechende Simulatoren zur Verfügung gestellt werden. So kann beispielsweise das Kommunikationsaufkommen innerhalb des Netzwerkes für verschiedene Ausprägungen untersucht werden.

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Copyright information

© Springer Fachmedien Wiesbaden 1998

Authors and Affiliations

  • Thomas Burch
    • 1
  1. 1.Universität des SaarlandesSaarbrückenDeutschland

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