Zusammenfassung
Die Forderung nach leistungsfähigen Mikroprozessorsystemen setzt neben Prozessoren mit hohen Verarbeitungsgeschwindigkeiten auch Speicher mit großen Kapazitäten und geringen Zugriffszeiten voraus. Diese Forderungen lassen sich allein durch den Hauptspeicher oft nicht erfüllen. Abhilfe schafft eine hierarchische Anordnung von Speichern mit kurzen Zugriffszeiten auf der einen Seite und großen Kapazitäten auf der anderen Seite. So werden zum einen zwischen den „schnellen“ Registerspeicher des Prozessors und den „langsameren“ Hauptspeicher Pufferspeicher mit kurzen Zugriffszeiten, sog. Caches geschaltet. Zum andern wird die Speicherkapazität des Hauptspeichers durch die Einbeziehung von Hintergrundspeichern, z.B. Magnetplattenspeichern, um Größenordnungen erweitert. — Abschnitt 6.1 beschreibt den Aufbau von Caches und Hauptspeichern mittels statischer und dynamischer RAM-Bausteine sowie strukturelle Maßnahmen zur Erreichung möglichst hoher Datenübertragungsraten zwischen Prozessor, Cache und Hauptspeicher. In Abschnitt 6.2 wird dann auf die prinzipiellen Strukturen von Caches und auf die Verwaltung der in ihnen gespeicherten Daten eingegangen. Dabei geht es insbesondere um die Datenkohärenz, d.h. um das Aktualisieren der Daten in Cache und Hauptspeicher bei Mehrmaster- und Mehrprozessorsystemen. In Abschnitt 6.3 werden schließlich Techniken der Hauptspeicherverwaltung im Zusammenspiel mit dem Hintergrundspeicher beschrieben.
Access this chapter
Tax calculation will be finalised at checkout
Purchases are for personal use only
Preview
Unable to display preview. Download preview PDF.
Literatur
Archibald, J; Baer J.-L. (1986): Cache coherence protocols: evaluation using a multiprocessor simulation model. ACM Transactions on Computer Systems 4, H.4, 273–298
Giloi, W. K. (1997): Rechnerarchitektur. 3. Aufl. Berlin: Springer
Intel (1987): 80386 Hardware reference manual Intel (1996a): Pentium® Pro family developer’s manual, vol. 1: Specifications
Intel (1996b): Pentium® Pro family developer’s manual, vol. 2: Programmer’s reference manual
Intel (1996c): Pentium® Pro family developer’s manual, vol. 3: Operating system writer’s manual
Liebig, H.; Flik, Th. (1993): Rechnerorganisation. 2. Aufl. Berlin: Springer
MIPS (1995): MIPS R10000 microprocessor user’s manual. MIPS Technologies
Motorola (1989): MC68040 32-Bit microprocessor user’s manual
Motorola (1991): MC88110 Second generation RISC microprocessor user’s manual
Motorola (1993): PowerPCTM 601 — RISC microprocessor user’s manual Motorola (1994a): MC68060 User’s manual
Motorola (1994b): PowerPCTM 603 — RISC microprocessor user’s manual
Przybylski, S. A. (1990): Cache and memory hierarchy design. San Mateo: Morgan Kaufmann
Rhein, D.; Freitag, H. (1992): Mikroelektronische Speicher. Wien: Springer
A Ross (1993): SPARC RISC user’s guide — hyperSPARC edition, 3rd ed. Austin: Ross Technology
Tanenbaum, A.S. (1996): Moderne Betriebssysteme. 2. Aufl. München: Hanser
Van Loo, W. (1987): Maximize performance by choosing best memory. Computer Design 26, H.14, 89–94
Author information
Authors and Affiliations
Rights and permissions
Copyright information
© 1998 Springer-Verlag Berlin Heidelberg
About this chapter
Cite this chapter
Flik, T., Liebig, H. (1998). Speicherorganisation. In: Mikroprozessortechnik. Springer-Lehrbuch. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-662-08755-8_6
Download citation
DOI: https://doi.org/10.1007/978-3-662-08755-8_6
Publisher Name: Springer, Berlin, Heidelberg
Print ISBN: 978-3-662-08756-5
Online ISBN: 978-3-662-08755-8
eBook Packages: Springer Book Archive