Zusammenfassung
Abweichend von bereits existierenden Hardwarerealisierungen, soll ein Neuro-Accelerator vorgestellt werden, der sich durch die folgenden Eigenschaften auszeichnet: Durch den Einsatz eines einzelnen Accelerators wird es möglich sein, pulscodierte neuronale Netze mit 32k Neurone und 4 Mio Synapsen in Echtzeitnähe zu simulieren. Durch die Vernetzung mehrerer Accelerator-Boards untereinander ist desweiteren eine Simulation beliebig großer neuronaler Netze durchführbar, wobei nur dann eine Erhöhung der Simulationsdauer zu erwarten ist, wenn sich aufgrund steigender Netzaktivität die Anzahl der zu erregenden Neurone pro Accelerator-Board vergrößert.
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Literatur
G. Hartmann: Learning in a Closed Loop Antagonistic Network, ICANN-91, Vol. 1, pp. 239–244 (1991)
S. Grossberg: Adaptive pattern classification and universal recoding, U: Feedback expectations, olfaction, and illusion, Biological Cybernetics 23, pp. 187–202 (1976)
U. Ramacher, U. Rückert: VLSI Design of Neural Networks, Kluwer Academic Publishers, Boston (1991)
U. Ramacher: Guide Lines to VLSI Design of Neural Nets, in [3], pp. 1–17 (1991)
H. J. Reitböck, M. Stöcker, C. Hahn: Object separation in dynamic neural networks, Proc. IEEE ICNN 93, Vol II, pp. 638–641 (1993).
M. Stöcker: Höhere Mechanismen der visuellen Informationsverarbeitung in neuronalen Netzen, Dissertation Universität Marburg, FB Physik (1993).
U. Roth, A. Jahnke, H. Klar: Hardware Requirements for Spike-Processing Neural Networks, submitted to IWANN, June 7–9, Malaga, Spain (1995).
A. Jahnke, U. Roth, H. Klar: Towards Efficient Hardware for Spike-Processing Neural Networks, submitted to WCNN, Julyl7–23, Washington DC, USA (1995).
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Frank, G., Bilau, N., Hartmann, G. (1995). Hardware Accelerator zur Simulation pulscodierter Neuronaler Netze. In: Sagerer, G., Posch, S., Kummert, F. (eds) Mustererkennung 1995. Informatik aktuell. Springer, Berlin, Heidelberg. https://doi.org/10.1007/978-3-642-79980-8_23
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