Rolle eines Modells bei der Verifikation

Zusammenfassung

Verifikation ist die Überprüfung der funktionalen und zeitlichen Eigenschaften eines Entwurfes. Drei Methoden zur Verifikation: „Review“, Versuch und Beweis werden vorgestellt. Die steigende Komplexität der Entwürfe erzwingt eine Überprüfung von Funktion, Zyklenzahl und Timing auf unterschiedlichen Abstraktionsebenen. Ein Entwurfsfehler wird nur dann korrigiert, wenn er simuliert und in den Ausgangswerten beobachtet worden ist. Daher werden die verschiedenen Typen von Entwurfsfehlern sowie Methoden zur Stimuli-Erzeugung und Erleichterung der Waveform-Inspektion diskutiert. Die Vor- und Nachteile der experimentellen Analyse mit einem Simulationsmodell, einem ASIC-Emulator oder einem Prototypen werden erarbeitet. Eine gleichzeitige Entwicklung mit Simulation und Prototypen wird durch eine einfach zu implementierende Integration von voll synchroner Hardware in eine VHDL-Simulation ermöglicht.