Eine flexible Entwurfsumgebung für RISC-ähnliche Prozessorarchitekturen

Zusammenfassung

Beim Entwurf von Rechensystemen setzt sich der Trend zum Einsatz anwendungsspezifischer integrierter Schaltungen (ASICs) durch. Handelt es sich bei diesen um Prozessoren, findet mehr und mehr der RISC-Entwurfsstil Anwendung, der einen für das jeweilige Anwendungsgebiet maßgeschneiderten, möglichst einfachen Befehlssatz nahelegt.

Um die Entwurfskosten für RISC-Prozessoren niedrig zu halten, müssen geeignete Methoden und Werkzeuge für einen schnellen und sicheren Entwurf zur Verfügung stehen. Für die Umsetzung einer strukturorientierten Beschreibung, z.B. eines Logikplans, in die Fertigungs- und Testunterlagen ist dies schon der Fall. Für den Entwurf von Prozessorstrukturen aus einer möglichst abstrakten, verhaltensorientierten Beschreibung heraus fehlen solche Methoden und Werkzeuge noch weitgehend.

Um diesen Mangel zu beseitigen, entwickeln wir eine flexible Architekturentwurfsumgebung, die zunächst auf den Entwurf RISC-ähnlicher Prozessorchips zugeschnitten ist, später jedoch auch andere Typen von ASICs unterstützen soll. Im vorliegenden Beitrag wird der Aufbau dieser Architekturentwurfsumgebung beschrieben.