Über die logisch-topologische Entwurfsebene bei der Konstruktion großer integrierter Schaltkreise

Zusammenfassung

Chips, die Träger großer Schaltkreise, sind physikalische Objekte mit einer mehr oder weniger regelmäßigen Struktur. Sie sind wie Städte, zwar dreidimensionale Objekte, aber doch im wesentlichen von zweidimensionalem Charakter. Im Vergleich zu der Anzahl von Häusertypen sind nur wenige Grundzellen auf dem Chip plaziert und mit Versorgungsleitungen auf verschiedenen Ebenen verbunden. So wie man Städte als physikalische Objekte in allen Details beschreiben kann, aber auch schematisch an verschiedenen Aspekten funktional orientiert, so kann man dies auch für Chips tun. Ein Beispiel einer schematischen Beschreibung ist z.B. ein Verkehrsliniendiagramm. Wir wollen uns hier für eine Beschreibungsebene des Chips interessieren, die seine Logik vollständig enthält. Darüber hinaus soll diese Beschreibung auch wesentliche Informationen über die geometrische Struktur des Chips enthalten. Hierzu gehören nicht die Ausdehnungen und die Länge der Leiterbahnen, wohl aber die planare Anordnung des Netzes und die Verteilung der Leiterbahnen auf verschiedene Ebenen. Wir sprechen in diesem Zusammenhang von der logisch-topologischen Struktur des Chips. Die Entwurfsphase, die sich nur mit dieser Struktur befaßt, haben wir hier im Auge. Wir unterscheiden neben dieser Abstraktionsebene die „logisch-geometrische“ und die „physikalische“ Ebene.