Superskalare Architekturen

Zusammenfassung

Seit Mitte der 80er Jahre wurden alle Mikroprozessoren mit einer Standard-Pipeline ausgerüstet, in der die Ausführung eines Maschinenbefehls prizipiell in 4 Stufen erfolgte. In der 1. Stufe wird der Maschinenbefehl aus dem Instruction-Cache oder aus einem Prefetch-Buffer geholt. In der 2. Stufe erfolgt die Decodierung dieses Befehls. Bei einer RISC-Architektur werden aus einer Menge von 16 oder 32 Mehrzweckregistern, die als sehr schnelle Speicher auf dem Silizium-Chip als Data Local Store (DLS) implementiert sind, die Operanden ausgelesen und in die Register A und B (Abbildung 11.5) geschrieben. Die gewünschte Operation, z. B. eine binäre Addition, wird in der 3. Stufe durchgeführt. In der 4. Stufe erfolgt die Ablage des Resultats in einem der Mehrzweckregister oder das Zurückschreiben in den Cache. Jede der beschriebenen Aktionen innerhalb der vier Pipeline-Stufen läuft in einem Maschinenzyklus ab.